Cadence 在TSMC N5 工艺上演示面向 PCI Express 6.0 规范的 IP 测试芯片 设计套件现在可供早期采用者使用

搜索最新SoC解决方案
关于汽车电子...物联网...安全...音频...视频

www.cadence.com, Oct. 21, 2021 – 

楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日宣布发布支持TSMC N5 工艺的 PCI Express® (PCIe®) 6.0 规范 Cadence® IP。这款面向PCIe 6.0 的 Cadence IP 包括基于 DSP 的高性能 PHY 和功能丰富的配套控制器，为超大规模计算和 5G通信（包括网络、新兴内存和存储）的新一代应用提供优化的性能和吞吐量。面向 PCIe 6.0 的 Cadence IP 的早期采用者现在可以使用相应的设计套件。

Cadence 的这款5纳米 PCIe 6.0 PHY 测试芯片在所有 PCIe 速率下都表现出了出色的电性能。PAM4/NRZ 双模发射器提供了最佳的信号完整性、对称性和线性度，并且抖动极低。基于 DSP 的接收器展现了强大的数据恢复能力，同时在 64GT/s 下能承受恶劣的信号损坏和超过 35dB 的通道损耗。此外，PHY 中的先进 DSP 内核提供了连续的后台自适应，以监测和补偿环境因素引起的信号波动，实现增强的可靠性。

Cadence PCIe 6.0 控制器 IP 旨在提供最高的链路吞吐量和利用率，同时以极低的延迟运行。高度可扩展的多包处理架构在 x16 配置下支持多达 1024 位宽的数据路径，同时在 1GHz 下运行，以实现 128Gbps 的最大聚合带宽。这款控制器 IP 功能丰富，支持所有新的 PCIe 6.0 功能，包括 PAM4 信令、前向纠错 (FEC)、FLIT 编码和 L0p 电源状态，同时可保持完整的向下兼容性。

2021 年 7 月，Cadence PCIe 6.0 子系统测试芯片在TSMC N5 工艺上完成流片。该子系统测试芯片集成了第二代功耗、性能和面积 (PPA) 优化的 PCIe 6.0 PHY 与 PCIe 6.0 控制器。该子系统测试芯片使 Cadence 能够在系统层面验证 PCIe 6.0 PHY 和控制器功能，并进行严格的合规性和压力测试，以确保普遍的互操作性和可靠性。

点击阅读更多

 Back