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台积电初代3nm为什么被抛弃?

前不久,"手机晶片达人"在微博上提到台积电内部决定放弃N3工艺,连苹果都放弃了N3;台积电转而将注意力放到N3E工艺上...

www.esmchina.com, Sept. 19, 2022 – 

台积电和三星的3nm"期货"工艺

今年初,我们撰文谈过台积电和三星的3nm工艺。当时我们还吐槽过三星的"期货"3nm:2019年4月,三星就宣称3GAE的PDK 0.1问世;但去年三星Foundry公布的路线图上,原定2022年量产的初代3GAE工艺就不见了,国外媒体AnandTech认为3GAE可能只是某个内部试产的节点。

这件事情似乎也出现在了台积电身上。此前的消息都明确提到,台积电N3工艺预计于2022年下半年量产(比上代节点进入规模化量产的时间更久)。N3工艺仍然采用FinFET结构器件。此前台积电说N3相比于N5,同功耗下能实现大约10-15%的速度提升;同性能下达成25-30%的功耗降低。

针对数字逻辑电路,N3实现了1.7倍的晶体管密度提升;而在模拟电路上达成的密度提升为1.1倍;SRAM单元的密度提升为1.2倍。从计划表来看,N3理论上应该在这两个月进入量产。

但从台积电的技术研讨会来看,N3并不会成为主流节点,早前就已经被放弃。Wikichip说似乎台积电的工程师在N3工艺开发上遇到了一些问题,所以决定中途变向。而此前计划中N3工艺的加强版节点N3E,实际上和N3有着比较大的差异,从PPA到设计规则都不同。

这么看来,台积电N3实际扮演的角色和三星3GAE就非常类似,大约是为了达成此前所说量产时间的预期。或者说台积电再次对于竞争对手三星率先公布3nm量产时间节点的某种回击?这在foundry厂之间,好像也已经不再奇怪了;毕竟4nm也差不多是这样

接棒的加强版N3E工艺

半导体尖端制造工艺技术的初代节点被放弃其实并不奇怪,这其中的先锋应该是Intel才对。Intel的初代10nm工艺是在2018年就出现的,但由于良率和性能问题,Intel迅速抛弃了当时少量试产的Cannon Lake处理器和初代10nm工艺,就仿佛初代10nm根本没存在过一样。

三星、台积电和Intel都遭遇了这种事,就充分说明半导体制造的尖端工艺,在技术上有多容易碰壁。即便抛开这几家厂商市场嘴炮所致的非良性宣传,未来各家是否真的能够如时间表那样如期量产新的工艺节点,都会成为一个巨大的未知数。

N3E作为N3的接棒者,理论上就要靠谱许多了。N3E工艺当然还是采用FinFET结构器件。N3E虽然被台积电放到了N3家族之下,但这两者的差别还是比较大的。首先就是设计规则存在很大不同,所以这两个节点是相互不兼容的,芯片设计客户从N3到N3E没有直接的IP迁移路径。

同时台积电表示N3E相比N3,能够通过工艺更低的复杂度达成更高的良率––换句话说这是个降本增效的工艺。那么很显然,通常客户应该都会选择N3E。更重要的是台积电提到,N3E提供完整的平台支持,包括智能手机和HPC应用。对于像苹果这样的大客户而言,iPhone、Mac芯片都是由台积电生产制造的,选择N3E更是必然之举。

台积电表示,PDK 0.9已经交到客户手上。从此前的计划来看,N3E应该在N3一年之后出现,也就是2023年下半年,为止是否会有变化。

从PPA的角度来看,N3E和N3也不一样。N3E相比N5,数字逻辑电路的器件密度提升大约为1.6倍,模拟电路密度提升1.1倍。所以N3E实则相较N3是有器件密度的小幅下降的––但这也正常,同家族内工艺演进的器件密度退步是常事。Wikichip预计,N3E的晶体管密度在180-220 MTr/mm²(百万晶体管每平方毫米)之间。

就器件密度问题,台积电还给出了一个数据,在一颗芯片50%逻辑电路密度+30% SRAM密度+20%模拟密度的情况下,则N3E的"芯片密度"提升为1.3倍。我们始终认为,这个数据相比于厂商公布的密度提升数据,以及评测分析机构普遍给出的晶体管密度数据更有参考价值。

另外,台积电表示N3E有着更高的良率,性能和功耗表现也都更出色:同功耗下,速度提升15-20%;同性能下,功耗降低30-35%。从此前台积电公布有关N3的数据来看,N3E相比N3似乎有着比较显著的进步。

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