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细看三星4nm：今年为数不多的真·4nm
当前真正能够板上钉钉，被TechInsights认为是真·4nm的也就只有三星4LPE了，也就是三星自家Exynos 2200芯片用的工艺，虽然其实际表现好像不怎么样，而且作为一个完整工艺节点，其改进幅度并不大。
www.eet-china.com, Sept. 22, 2022 –
在TechInsights前不久把台积电N4、三星L4X称作假4nm以后，今年一大批已经上市的4nm芯片也就成了假4nm芯片––当然苹果A16所用的N4P工艺。
当前真正能够板上钉钉，被TechInsights认为是真·4nm的也就只有三星4LPE了，也就是三星自家Exynos 2200芯片用的工艺，虽然其实际表现好像不怎么样，而且作为一个完整工艺节点，其改进幅度并不大。
其实到目前为止，我们都不怎么清楚4LPE的实际性能水平。一方面是高通用的三星4nm并非4LPE，而是据说差别甚大的4LPX；另一方面Exynos 2200的性能水平虽然拉跨，但同节点没有直接的对比对象，更何况三星LSI的芯片设计水平在座各位也是知道的（删去）...
无论如何，技术和工程层面所作的努力，在半导体尖端制造工艺上都是不易的。去年的IEEE国际电子器件大会（IEEE International Electron Devices Meeting）上，三星曾大致介绍过这代工艺。
虽说4LPE工艺已经是三星foundry的最后一代FinFET器件工艺了，但这仍然有利于我们了解三星foundry目前的技术发展水平，乃至当前半导体制造最尖端技术都有哪些特点。
器件微缩与密度变化
我们之前撰文谈4nm时提到过，三星4nm工艺属于7nm工艺之后的一次完整迭代，或者说这是个full node（不过它在基本规则上仍然较多地继承了7LPP）––虽然不知就实际应用来看，其寿命会多久：毕竟后续的3nm才是三星要推的重点。这就意味着4LPE和台积电N4的定位是不一样的，后者是其前代工艺的改良版。
就器件层面，从Wikichip的总结来看，三星4LPE工艺的fin（鳍）、S/D（源极/漏极）都已经来到了第7代（7nm和5nm分别是第5代和第6代）；应用更多EUV光刻也是已知信息了。
似乎从HP高性能和HD高密度单元来看，两种CPP（Contact Poly Pitch）间距相比于5LPE都是没有变化的。三星在此前谈到4LPE是有器件层面的pitch scaling的––或者说晶体管间距变小，但没有说具体怎么个缩法；2019年的时候，Wikichip曾说4LPE工艺的fin pitch有变化（27→25nm），金属互联尤其是M1层有显著变动（40→28nm）。
在晶体管密度方面，Wikichip早前就估算4LPE密度大约有8%的提升。这就让三星4LPE在晶体管密度上和台积电N5达到了相似的水平，都在140 MTr/mm²（百万晶体管每平方毫米）左右––这是HD高密度单元库的密度情况。
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