www.design-reuse-china.com
搜索,选择,比较,与提供商进行安全高效的联系
Design & Reuse We Chat
D&R中国官方微信公众号,
关注获取最新IP SOC业界资讯

错过大芯片,可不能再错过小芯粒了

36kr.com, Nov. 10, 2022 – 

近日,有消息称,由于"3nm制程的N3工艺某预定大客户"临时取消订单,台积电因而大砍供应链订单,涉及再生晶圆、关键耗材、设备等供应链领域。但台积电并不承认,而是回应称:N3制程进度并无改变,预期2023年将平稳量产。

不管这个砍单的大客户是不是苹果,不管手机市场不景气是否给台积电的多位大客户们带来压力––即使台积电3nm制程的进度未受拖累,但其产能大概率也将无法再现7nm、5nm时代的辉煌。台积电原定年底3nm初步量产后,月产能能到4.4万片,但目前预计年底产能仅能维持1万片左右。

而2022年11月相继发布的联发科天玑9200和高通骁龙8G2两款旗舰处理器,采用的都是台积电4nm工艺,并没有使用3nm工艺。而台积电4nm工艺本质上是台积电发布于2020年的5nm工艺节点改进版改名而已,这一幕其实在台积电6nm工艺时就发生过,6nm本质上也是7nm工艺节点的改进。

悄悄改名字的小心机背后,是晶体管微缩技术发展的放缓。这也让人们好奇,摩尔定律要止步于1nm了吗?在"后摩尔时代",Chiplet(芯粒)这种不受限于晶体管制程、而是将各种技术进行异质整合的先进封装技术开始大放异彩,又能否助力中国芯片产业破除或者缓解"卡脖子"难题?

Chiplet技术源起

Chiplet技术所依托的异构设计思路很早就有,戈登·摩尔早在1964年提出"摩尔定律"的同时就预测了摩尔定律"终结"之后的小芯片异构互联思路,他指出:届时用多个独立封装的小功能单元互连构建大型系统的方法可能会更经济。

但Chiplet量产时间较晚,也就最近几年才在半导体行业流行开。海思2014年采用台积电16nm FinFET工艺的网络芯片CoWoS,就是海思第一片公开的Chiplet设计。此后海思设计的晟腾910 等芯片也采用了Chiplet设计。

而Marvell公司创始人周秀文博士在2015年的国际固态电路峰会(ISSCC) 上,则提出了模块化芯片(MOChi TM)概念:采用 DRAM 存储器、CPU、GPU 计算元件、LTE Modem、WiFi、南桥等"模块化"裸芯片,通过异构封装堆叠成手机、电脑的处理器。

2017年,美国国防高级研究计划局(DARPA)在名为 CHIPS(Common Heterogeneous Integration and IP Reuse Strategies)的项目中,邀请英特尔、美光、新思科技以及波音、洛克希德等公司参与研发一种可以替代SoC的模块化裸芯方案,也即Chiplet。Chiplet以"搭积木"的方法,采用先进封装堆叠连接成"多芯粒模组"(MCM),从过去芯片的组装变为基于芯粒的异构集成。

点击阅读更多

 Back

业务合作

广告发布

访问我们的广告选项

添加产品

供应商免费录入产品信息

© 2021 Design And Reuse

版权所有

本网站的任何部分未经Design&Reuse许可,
不得复制,重发, 转载或以其他方式使用。