技术洞见 | UCIe封装与异构算力集成详解

搜索最新SoC解决方案
关于汽车电子...物联网...安全...音频...视频

Universal Chiplet Interconnect Express (UCIe) 是一个开放的行业互连标准，可以实现小芯片之间的封装级互连，具有高带宽、低延迟、经济节能的优点。能够满足整个计算领域，包括云端、边缘端、企业、5G、汽车、高性能计算和移动设备等，对算力、内存、存储和互连不断增长的需求。UCIe具有封装集成不同Die的能力，这些Die可以来自不同的晶圆厂、采用不同的设计和封装方式。

mp.weixin.qq.com, Sept. 13, 2024 – 

实现Chiplets封装集成的动机有很多。为了满足不断增长的性能需求，芯片面积不断增加，有些设计甚至会超出掩模版面积的限制，比如具有数百个核心的多核CPU，或扇出非常大的交换电路（Switch）。即使在设计不超过面积限制的情况下，改用多个小芯片集成封装的方式也更有利于提升良率，实现芯片的跨市场复用。另外，多个相同Die的集成封装能够适用于大规模的应用场景。

实现Chiplet封装集成的另一个动机是为了从产品和项目的角度降低整体投资组合成本，并抢占产品市场。例如，图1所示的处理器核心可以最先进的工艺节点，用更高的成本换取极致的节能性能，而内存和I/O控制器功能可以复用已经建立好的旧工艺节点（n-1或n-2)。采用这种划分方式，可以减小Die的面积，从而提高产量。跨工艺节点的IP移植成本很高，而且随着工艺节点的进步，该成本增长非常迅速。若采用多Die集成模式，由于Die的功能不变，我们不必对其IP进行移植，便可在节省成本的同时实现抢占市场的可能。Chiplet封装集成模式还可以使用户能够自主选择Die的数量和类型，从而针对不同的产品类型做出不同的权衡。例如，用户可以根据自己的具体需求挑选任意数量的计算、内存和I/O Die，并无需针对具体需求进行Die的自主设计，这有利于降低产品的SKU成本。

Chiplet的封装集成允许厂商能够以快速且经济的方式提供定制解决方案。如图1所示，不同的应用场景可能需要不同的计算加速能力，但可以使用同一种核心、内存和I/O。Chiplet的封装集成还允许厂商根据功能需求对不同的功能单元应用不同的工艺节点，并实现共同封装。例如，内存、逻辑、模拟和光学器件可以被应用不同的工艺技术，然后和Chiplet封装到一起。由于相比板级互连，封装级互连具有线长更短、布线更紧密的优点，因此，像内存访问这种需要高带宽的应用场景都可以以封装级集成的方式实现（例如HBM，High Bandwidth Memory）。

UCIe是封装互连的战略性成果，它以前瞻性的方式渗入各种应用模型，并蓄势待发，志在扭转行业未来。

UCIe的In package本质就是将整个芯片封装视作主板，在基板上组装大量的芯粒，包括各种处理器、收发器，以及硬化的IP。整体而言，UCIe是一个基于并行连接的高性能系统接口，主要是面向PCIe/CXL设备（芯片）的" 组装"，如CPU、GPU、DSA、FPGA、ASIC等的互联。随着人工智能时代的到来，异构计算已经是显学，原则上，只要功率密度允许，这些异构计算单元的高密度集成可以交给UCIe完成。

 Back