技术洞见 | 串行数据链路LVDS与JESD204标准

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mp.weixin.qq.com, Nov. 22, 2024 – 

引言

信号链是连接真实世界和数字世界的桥梁。随着ADC采样率和采样精度的提升，接口芯片的信号传输速度也越来越快，高速信号传输的各种挑战慢慢浮现出来了。相比传统的CMOS传输技术，在信号链中引入LVDS或JESD204B，可以实现更高的信号传输速率，更低的功耗，具备更好的抗干扰性（信噪比更佳），而且线束数量会大幅降低。

什么是LVDS和JES204B?

LVDS（Low-Voltage Differential Signaling ,低电压差分信号）是美国国家半导体（National Semiconductor, NS，现TI）于1994年提出的一种信号传输模式的电平标准，它采用极低的电压摆幅传输高速差分数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰等优点，已经被广泛应用于串行高速数据通讯的各个场合，比较广为人知的有笔记本电脑的液晶显示，数据转换器（ADC/DAC）的高速数字信号传输，汽车电子的视频码流传输等。

JESD204是标准化组织JEDEC，针对数据转换器（ADC和DAC）和逻辑器件(FGPA)之间进行数据传输，而制定的高速串行接口。JESD204采用CML（Current-Mode Logic）技术来传输信号，该标准的B修订版支持高达 12.5Gbps串行数据速率，并可确保JESD204链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，以及FPGA芯片对JESD204B标准的广泛支持，JESD204在高速ADC/DAC转换器和集成RF收发器的应用中也变得更为常见。

LVDS是一种电流驱动的高速信号，在发送端施加一个3.5mA的恒定电流源。控制开关管的通断，就可以使得发送端流向接收端的电流，在正向和反向之间不断变化，从而在接收端的100欧姆差分负载上实现+/-350mV的差分电压变化，最高可实现3.125Gbps的高速数据传输。LVDS采用差分线的传输方式，会带来几个显著的优势：

a. 允许发送端和接收端之间存在共模电压差异（0-2.4V范围内）

b. 优秀的抗干扰能力，信噪比极佳

c. 极低的电压摆幅，功耗极低

传统的LVDS采用同步时钟的方式，使用一对差分时钟，为最多三对数据信号提供时钟参考。每个时钟周期内，每对数据传输7bits信息。需要用到SerDes芯片，在发送时，将并行信号通过并/串转换，变成高速串行信号；在接收到高速串行信号时，使用串/并转换，还原并行信号。

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