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Cadence Collaborates with TSMC to Advance 5nm and 7nm+ Mobile and HPC Design Innovation

May. 15, 2018 – 

益华电脑(Cadence Design Systems)宣布持续与台积电合作,推动移动及高效运算(HPC)平台的5nm和7nm+ FinFET设计创新。Cadence数位、签核与客制/类比工具已于台积电5nm及7nm+制程获得最新设计规则手册(DRM)及SPICE认证。对应制程设计套件(PDK)现已开放下载。

5nm及7nm+数位与签核工具认证

Cadence提供从设计实现到最终签核的完整数位设计流程,通过台积电5nm及7nm+制程认证。Cadence的7nm+制程全流程包括Innovus设计实现系统、Quantus萃取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案、Voltus-Fi客制电源完整性解决方案、实体验证系统(PVS)及布局依赖效应(LDE)电力分析。针对5nm制程认证的工具包括Innovus设计实现系统、Quantus萃取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案、Voltus-Fi客制电源完整性解决方案、PVS中的电路布局验证(LVS)功能和LDE电气分析器。

7nm制程数位与签核功能也备有5nm及7nm+制程。其中有些功能包括设计流程中的金属切割处理、通路铜柱支撑、时脉网格以及汇流排绕线。这些能力使得客户能够成功设计出具有更佳功率、性能与面积(PPA)指标的移动和HPC系统,同时减少迭代,并达成成本与性能目标。

此外,Cadence并针对主要层体EUV支持及特别是支持5nm和7nm+制程的相关新设计规则,提供了功能强化。7nm+制程的其他新增强化包括元件接脚支持、自热效应(SHE)以及散热支持。

5nm与7nm+客制/类比工具认证

经过认证的客制/类比工具包括Spectre加速平行模拟器(APS)、Spectre eXtensive分割模拟器(XPS)、Spectre RF和Spectre电路模拟,以及由Virtuoso Schematic编辑器、Virtuoso布局套装和Virtuoso类比设计环境所构成的Virtuoso产品套装。

运用Virtuoso先进节点平台的最新功能和设计方法,客户得以较传统的非结构式设计方法更加提升客制实体设计产能,并且在Virtuoso和Spectre工具的先进能力加持下,不致增加耗费精力与周期时间。

Cadence针对台积电5nm及7nm+制程技术提供多种客制/类比强化功能。例如,Cadence所推出的加速客制布局及路由方法能够帮助客户改善产能并达成其功率、多重曝光、密度和电迁移要求。此外,Cadence推出5nm制程专属的通用多网格锁点、不对称上色支持以及功率/地轨电压依存规则支持。

5nm与7nm+元件库特征化工具流程

Virtuoso Liberate特征化解决方案与Virtuoso Variety统计特征化解决方案通过验证能够提供包括先进时序、杂讯和功率模型的精确Liberty元件库。这些解决方案利用创新方法特征化Liberty变动格式(LVF)模型,实现低电压应用的精确制程变动签核,并可建立用于讯号EM优化与签核的EM模型。

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