Synopsys Unveils Fusion Compiler, Enabling 20 Percent Higher Quality-of-Results and 2X Faster Time-to-Results

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来源:爱集微, Nov. 12, 2018 – 

新思科技宣布，推出创新性的RTL-to-GDSII产品Fusion Compiler^™，推动数字设计迈进新纪元。通过把新型高容量综合技术与IC Compiler^™ II行业领先的布局布线技术相结合，Fusion Compiler能够更好地预测QoR，以应对行业最先进设计所带来的挑战。该架构能够在RTL-to-GDSII流程中共享技术，从而形成一套高度收敛的系统，能够将QoR提升20％，TTR缩短2倍。Fusion Compiler已经在市场领先的半导体公司进行了流片验证，并已被证明能够提供最高质量的设计。同时Fusion Compiler提供的RTL-to-GDSII的单座舱（single-cockpit）解决方案，可实现高效率、灵活性和吞吐量，以最大限度地提高功率、性能和面积（PPA），从而应对最具挑战性的设计。

新思科技芯片设计事业部联席总经理Sassine Ghazi 表示："为了推出具有市场影响力的下一代产品，必须重新评估如何提高设计生产力，如何获得更好的QoR。而Fusion Compiler正是这一思想的成果，其结合了IC Compiler II的领先技术，新颖、高容量综合技术以及我们业界领先的golden signoff技术，并将这些技术融合到统一可扩展的数据模型中，可以在最短的时间内提供同类最佳的设计实现质量。"

东芝高级副总裁Seiichi Mori表示："东芝一直专注于加强从时序设计到物理设计的产品开发过程。我们在芯片设计上评估了Fusion Compiler工具，获得了非常好的结果，现在正在将其部署到真实的设计中。这项技术的强大功能对于设计未来的基于Fin FET的汽车电子至关重要。得益于Fusion Compiler，东芝实现了预定的设计目标并完成了流片。与传统技术相比较，采用Fusion Compiler时序违规减少了33％、面积减少了10％、泄漏功耗减少了30％，同时TTR缩短了一半。我们已经完成了Fusion Compiler在东芝设计环境中的集成，并将其部署到即将推出的芯片设计中。"

三星SARC和ACL部门高级副总裁Michael Goddard表示："随着细分市场设计复杂性不断增加，实现最佳的产品性能以及最高水平的可预测性的要求也不断增加。借助于Fusion Compiler，在我们即将推出的芯片的最关键模块上获得了更好的PPA，其中性能提高了10％、泄漏功耗降低了10％、动态功耗降低了2％到5％、面积减少了2％到3％。此外，从synthesis到signoff的一致性减少了设计迭代，确保满足产品进度。"

Fusion Compiler基于统一、高度可扩展的数据模型构建而成，支持signoff分析、优化、时钟数据并发优化、时钟拓扑创建以及布线引擎。这些同类最佳的引擎构成了统一的优化框架，成为Fusion Compiler可预测流程的核心。其架构还支持在RTL-to-GDSII设计流程中共享多种先进技术，过去仅在布局布线中使用的技术现在可以在综合期间使用，反之亦然，从而获得更好的时序、功耗和面积。

Socionext芯片设计部总经理Taichiro Sasabe表示："Socionext长期以来一直是各种创新技术的早期采用者，这些技术带来了切实的成果，加快了产品的上市速度。对Fusion Compiler的早期评估显示，与以前的方法相比较，明显具有更好的全流程可预测性、更快的全流程周转时间以及更好的时序QoR。我们正在与新思科技合作部署这套创新性的RTL-to-GDSII解决方案，将其应用到关键项目的物理设计，使新产品更快地推向市场。"

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