112Gbps LR SerDes PHY采用CTLE和时间交错闪存ADC以降低ADC分辨率

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目前最先进的112Gbps LR SerDes PHY要求最大限度地减少ADC位数，从而通过减少比较器的数量和最小化DSP中的位数来为整个系统提供最小的芯片面积和功耗开销。在这项设计工程中，CTLE的价值在于降低了所需的ADC分辨率。在CTLE电路和闪存ADC尺寸与数量之间寻找平衡点，对最小化ADC位数以实现最小系统面积和功耗开销起着关键作用。

eet-china.com, Jul. 23, 2019 – 

在CTLE电路和闪存ADC尺寸与数量之间寻找平衡点，对最小化ADC位数以实现最小系统面积和功耗开销起着关键作用。

目前最先进的112每秒千兆位（Gbps）长距离（LR）SerDes PHY的设计要求最小化模数转换器（ADC）位数，以使整个系统面积最小和功耗最低。为此，我们可以利用连续线性时间均衡器（CTLE）的值来减小ADC面积和功耗。但是，由于采用了交错式ADC（如闪存），ADC面积和功耗也随ADC通道数量而变化。

此外，112G LR SerDes PHY必须在CTLE输入附近设置静电放电（ESD）网络，以保护接收器输入。ESD网络十分必要，它为SoC和网络系统设计人员提供了最高的电路可靠性。在这里，将ESD网络置于ADC内是没有意义的，因为CTLE的存在对于优化设计至关重要，CTLE的输入从芯片外进入，因此需要提供ESD以防止器件处理造成的损害。

初步了解CTLE

如图1所示，CTLE的结构中包括一个终端模块（电阻）、一个用于减少大信号进入ADC的衰减器、一个用于减少ADC输入的符号间干扰（ISI）的高频增强模块、一个DC偏移消除器和一个基线漂移消除器。所有这些模块共同作用降低了ADC的面积和功耗，同时保持了链路性能。

这些电路和适当的排列顺序均用于降低所需的ADC分辨率。这其中的原因为何？在确定ADC分辨率时，最重要和绝对有效的特性是ADC的动态范围，ADC的动态范围被定义为ADC可以接受的最大电压与预期在输入端看到的最小电压之比。

这两个电压值的差值越大，相对而言，ADC就越大越昂贵。事实证明，CTLE是降低ADC动态范围的主要因素。它使得ADC具有最佳的位数，进而提供高接受度的系统性能。

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