AI芯片初创公司Graphcore的IPU架构有哪些有趣设计？

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2017年我曾经基于Graphcore的CTO Simon Knowles的演讲两次分析了它们的AI芯片。最近，我们看到更多关于IPU的信息，包括来自第三方的详细分析和Graphcore的几个新的演讲。基于这些信息，我们可以进一步勾勒（推测）出IPU的架构设计的一些有趣细节。

www.eet-china.com, Dec. 23, 2019 – 

我们先来回顾一下IPU硬件架构中的一些关键点。IPU采用的是大规模并行同构众核架构。其最基本的硬件处理单元是IPU-Core，它是一个SMT多线程处理器，可以同时跑6个线程，更接近多线程CPU，而非GPU的 SIMD/SIMT架构。IPU-Tiles由IPU-Core和本地的存储器（256KB SRAM）组成，共有1216个。因此，一颗IPU芯片大约有300MB的片上存储器，且无外部DRAM接口。连接IPU-Tiles的互联机制称作IPU-Exchange，可以实现无阻塞的all-to-all通信，共有大约8TB的带宽。最后，IPU-Links实现多芯片互联，PCIe实现和Host CPU的连接。

在我们做进一步讨论之前，大家不妨先思考一下这个架构的优势，劣势和实现的挑战。

对于一个同构众核架构来说，一般不追求单个核的性能。因此，单个核的设计是比较简单的，而芯片是通过把大量小核"复制"连接构成的。这种架构的整体性能（特别是throughput）主要体现在大量处理器核同时工作形成的大规模并行处理能力。而主要的挑战在于：1. 算法和数据本身是否有足够的并行性（Amdahl's law）2. 要充分发挥众核的效率，处理器核如何协同工作（通信，同步和数据一致性等问题）。

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