Imperas RISC-V验证IP解决方案新增浮点架构验证测试套件

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www.xianjichina.com, Jan. 27, 2021 – 

1月25日，RISC-V处理器验证技术的领导者Imperas软件有限公司今天宣布，Imperas RISC-V验证IP(VIP)解决方案新增了浮点架构验证测试套件，涵盖32位单精度(32F)、64位单精度(64F)和64位双精度(64D)的RISC-V规范。这些测试扩展了目前Imperas的测试范围，用于批准和接近批准的规范测试，并补充了业界事实上采用的Imperas RISC-V验证参考模型。

处理器验证是任何开发团队的基本重点。早期发现的设计错误有助于项目按期完成，并为目标市场提供及时的解决方案。后期bug的影响以及相关的成本可能是巨大的。一个经常被引用的例子是1994年终端用户在部署的设备中发现的英特尔浮点错误。这个问题的总经济影响当时被报告为4.75亿美元的税前费用。

最新的RISC-V验证 "步骤和比较 "方法可用于根据封装在SystemVerilog UVM环境中的Imperas黄金参考模型验证RTL处理器实现。这涵盖了异步事件，并在发现问题时提供了一个无缝、省时的调试分析过渡。

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