創意電子發佈 GLink-3D DoD 介面 IP 將採用台積電的 5 奈米和 6 奈米製程以及 3DFabric™ 先進封裝技術

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創意電子發佈 GLink-3D DoD 介面 IP 將採用台積電的 5 奈米和 6 奈米製程以及 3DFabric™ 先進封裝技術

www.guc-asic.com, May. 24, 2021 – 

台灣新竹 - 2021 年 5 月 24 日 - 先進客製化IC領導廠商創意電子 (Global Unichip Corp.) 發佈 GLink-3D 晶粒疊晶粒 (Die-on-Die, DoD) 介面 IP 將採用台積電的 5 奈米和 6 奈米製程以及 3DFabric™ 先進封裝技術，為人工智慧 (AI)、高效能運算 (HPC) 和網路 (Networking) 應用打造全方位3D 解決方案。

人工智慧、高效能運算和網路應用對記憶體需求正在快速增長，而 SRAM 與邏輯單元的面積比率也與日俱增。從 7 奈米微縮至 5 奈米和 3 奈米製程節點時，邏輯單元的密度和效能均有所提升，但是SRAM 則變化不大。將 SRAM與邏輯單元去整合化之後，就能在效率最高的製程節點上分別設計所需的 SRAM 和邏輯單元。只要使用台積電的 3DFabric 封裝技術，即可在互連和 I/O 晶粒的上方或下方，堆疊多層 CPU 和 SRAM (快取、封包緩衝區) 晶粒。能夠實現這種可擴充的 SRAM 和模組化運算應用，靠的就是創意電子 GLink-3D 的高頻寬、低延遲、低功耗，以及 3D 堆疊晶粒之間的單點對多點介面。CPU、SRAM和 I/O (SerDes、HBM、DDR) 晶粒可分別在效率最高的製程節點中導入，只要堆疊組裝不同的晶粒組合，即可滿足不同市場區隔的需求。系統啟動時除了會識別已堆疊組裝的 SRAM 和 CPU 晶粒，同時也會分配每一晶粒 ID，定義可用的記憶體空間和運算資源，並啟用與堆疊晶粒相連的單點對多點 GLink-3D 介面。

台積電的 3DFabric SoIC 平台技術可進一步提升連接效率，相較於同類最佳的 2.5D 介面 GLink 2.0 (已於 2020 年 12 月設計定案)，GLink-3D 的頻寬密度提高 6 倍、延遲降低 6 倍，功耗則降低 2 倍。多個3D堆疊晶粒可以透過GLink-2.5D 互連並使用CoWoS® 和 InFO_oS 封裝技術，即可與 HBM 記憶體組裝在一起。

創意電子總經理陳超乾博士表示，「創意電子擁有業界一流、完成矽驗證的豐富 HBM2E/3 實體層、控制器及 GLink-2.5D IP 產品組合，GLink-3D 則是新加入的生力軍。創意電子提供一站式服務，含括 CoWoS、InFO_oS、3DIC 專業知識、封裝設計、電氣和熱模擬、DFT 以及生產測試，使我們的 ASIC 客戶能夠縮短設計週期，並快速進入量產。」

創意電子技術長 Igor Elkanovich 表示，「3D 晶粒堆疊技術將徹底革新我們設計人工智慧、高效能運算和網路處理器的方式。晶粒間的介面不必再侷限於晶粒邊界，而是可以恰好位於處理器需要連接至 SRAM 和其他 CPU 的位置。3DFabric 和 GLink-3D 聯手為新一代的處理器奠定了基礎。當每個元件都能使用效率最高的製程節點製造時，就能同時實現可彈性擴充的超強處理能力，以及大容量、高頻寬且低延遲的記憶體。」

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