UCIe为何成为Chiplet设计的首选标准？

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Chiplet技术将SoC组件分开制造，再封装到一起，则可以降低成本，减少浪费，并大大改善可靠性。

www.ednchina.com, Oct. 21, 2022 –

传统的单片SoC变得太大且成本过高，无法通过先进设计进行生产，并且良率风险也随之攀升。而Chiplet技术将SoC组件分开制造，再封装到一起，则可以降低成本，减少浪费，并大大改善可靠性。

为了应对Chiplet设计中所面临的挑战，行业出现了几种不同的标准。但是UCIe是唯一具有完整裸片间接口堆栈的标准，其他标准都没有为协议栈提供完整裸片间接口的全面规范，大多仅关注在特定层。而且UCIe支持2D、2.5D和桥接封装，预计未来还会支持3D封装。

UCIe不仅能满足大部分每引脚8Gbps至16Gbps的设计，还能满足从网络到超大规模数据中心等高带宽应用中每引脚32Gbps的设计；换言之，该标准将满足当前和未来的带宽发展。UCIe有两种不同的封装类型：

1. 用于先进封装的UCIe，如硅衬垫、硅桥或再分配层（RDL）扇出

2. 用于标准封装的UCIe，如有机衬底或层压板

UCIe堆栈本身拥有三层：

1. 最上端的协议层通过基于流量控制单元（FLIT）的协议实现，确保最大效率和降低延迟，支持最流行的协议，包括PCI Express®（PCIe®）、Compute Express Link（CXL）和/或用户定义的流协议。

2.第二层用于对协议进行仲裁与协商，以及通过裸片间适配器进行连接管理。基于循环冗余检查（CRC）和重试机制，该层还包括可选的错误纠正功能。

3. 第三层为物理层（PHY），规定了与封装介质的电气接口，是电气模拟前端（AFE）、发射器和接收器以及边带通道允许两个裸片之间进行参数交换与协商的层级。逻辑PHY实现了连接初始化、训练和校准算法，以及测试和修复功能。