Cadence为TSMC提供高级可制造性设计(DFM)解决方案

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fastonetech.com, Oct. 26, 2022 – 

Cadence为TSMC提供高级可制造性设计(DFM)解决方案

这次Cadence对TSMC参考流程9.0版追加的新功能包括一种透明的中间工艺节点(half-node)设计流程，支持TSMC的40纳米工艺技术。这包括支持40纳米布局与绕线规则、一个全面的可测试型(design-for-test) 设计流程、结合成品率考量的漏电功耗和时序的计算、增强的基于统计学的SI时序分析、层次化的lithographic physical分析、时序与漏电分析、层次化和并行的临界域分析和优化、基于CMP考量的RC抽取、clock buffer placement的优化、 multi-mode multi-corner分析、以及层次化的dummy metal fill。

1 用于物理实现的时序、LEF、Cap libraries和综合的临界区域分析，使用Cadence SoC Encounter™ RTL-to-GDSII 系统，包含RTL Compiler与Encounter Timing System。

2 TSMC 认可的布线可印刷性检查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其进行层次化的分析与热点侦测，并使用Cadence Cadence Chip Optimizer自动修复。

3 使用Cadence CMP Predictor用于电子热点侦测，实现化学机械抛光(Chemical Mechanical Polishing)（厚度）预测。

5 使用Cadence QRC Extraction进行功能级有VCMP意识的区块与芯片级RC提取。

6 使用对应CPF的RTL-to-GDSII低功耗解决方案特别涵盖macro modeling、I/O pad modeling, secondary Power domains和层次化的流程进行IP复用。

7 使用VoltageStorm® PE和DG Option进行IR、EM和功率分析。

8 应用dynamic IR drop reduction进行高级multi-mode, multi-corner clock-tree synthesis。

9 使用统计静态时序分析进行thermal runaway分析与热感知静态时序分析。

10 使用Encounter Test进行XOR压缩与True Time At-Speed ATPG。

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