台积电：2025年用几纳米？3D封装怎么整？

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11月10日，台积电(TSMC)研究员兼副总裁L.C. Lu在短短26分钟内用几十张幻灯片讲述了如何实现系统创新。台积电是全球最大的半导体代工企业，其开放创新平台(OIP)活动广受欢迎，参与人数众多，其提供的工艺技术和知识产权对许多半导体设计部门都非常有吸引力。台积电的技术路线图展示了FinFET和Nanosheet到2025年的计划表。

eet-china.com, Dec. 14, 2022 – 

从N3开始，有一个叫做FinFlex的新东西，它使用了设计技术协同优化(DTCO)，承诺在节能和高性能等领域提高功率、性能和面积(PPA)。使用FinFlex方法，设计师可以根据他们的设计目标，从三种晶体管配置中选择:

•3-2fin blocks，用于高性能；

•2-2 fin，高效性能；

•2-1 fin，最低的功率，最佳密度；

进程节点N16到N3中使用的fin blocks选择的历史如下所示:

EDA供应商Synopsys, Cadence, Siemens EDA和ANSYS已经更新了他们的工具来支持FinFlex，在一个单一的SoC内，甚至可以混合不同的fin blocks。在时序关键路径上，可以使用high-fin单元，而非关键路径单元可以使用low fin。作为进程缩放效益的一个例子，Lu展示了一个ARM Cortex-A72 CPU，它在N7中实现了2fin，N5实现了2 fin，最后N3E实现了2-1 fin:

用于N3E的IP单元来自几个供应商:TSMC, Synopsys, Silicon Creations, Analog Bits, memory, Cadence, Alphawave, GUC, Credo。知识产权准备有三种状态:报告准备，设计工具包准备，以及开发状态。

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