台积电为2纳米节点增加两个变体，英特尔能赶上吗？

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台积电于日前举行的2023年北美技术论坛中提供关于3nm芯片制程节点的最新信息。此外，台积电并为2nm节点增加两个变化版本，英特尔能否迎头赶上？

www.ednchina.com, May. 25, 2023 – 

台积电(TSMC)的3纳米(nm)制程节点象征最后一代基于FinFET制造的制程技术，因为该代工厂的2nm制程节点将采用纳米片(nanosheet)，或称为环绕式栅极(GAA)晶体管。全球代工巨擘台积电在日前举行的2023年北美技术论坛(2023 North America Technology Symposium)中提供关于3nm芯片制程节点的最新信息，并为2nm节点增加两个变化版本，英特尔能否迎头赶上？。

关于目前正生产中的基准3nm节点N3，以及将于2023年下半年推出的增强版N3E的细节，已于去年公布。N3节点配备多达25个极紫外光(EUV)层，同时在其中一些层上使用双重图案，以促进比台积电N5制程节点更高的逻辑和SRAM晶体管密度。

另一方面，N3E利用多达19层EUV，而且无需仰赖EUV双重图案，从而降低了制造的复杂性和成本。然而，虽然N3E提供了更宽的制程窗口和更好的产量，但它所提供的逻辑密度比N3低。因此，它对于旨在提高密度和面积的芯片设计的吸引力较小。

现在，台积电正为其N3开发蓝图增加新的变化版本，以进一步丰富3nm制程技术，从而满足芯片设计者的不同需求。以下简要概述台积电在加州圣克拉拉举行技术论坛中所发布的三个节点： N3P、N3X和N3AE。

N3P制程节点

N3P是对N3E的改进版本，透过调整其扫描仪的光学性能，从而降低功耗、增强性能和密度。换句话说，它是N3E的光学微缩版，在相同的漏电情况下提供5%的速度，在相同的速度下降低5-10%的功率以及更高1.04倍的芯片密度。

N3P的关键目标在于透过在N3E的基础上改进晶体管特性，从而优化晶体管密度。台积电声称，对于混合芯片设计来说，这种3nm将使晶体管密度提高4%。这种混合芯片一般是由50%的逻辑、30%的SRAM和20%的模拟电路组成。N3P预计成为台积电最受欢迎的N3节点之一，预计将于2024年下半年推出。

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