良率提升，EDA功不可没 — 西门子EDA对话紫光展锐

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紫光展锐与西门子EDA强强联合共同在提升良率的道路上取得了显著成果，为双方的发展注入新的活力和动力，使得芯片设计和制造过程更加高效和可靠，推动产品快速上市！

www.eet-china.com/, Jan. 17, 2024 – 

"芯片竞争，关键在良率。"看似简单的一句话，当我们深度推敲它，却别有一番天地。有业内行业分析指出，当前影响3nm工艺量产的最大因素是良率只有50%左右，然而大家只在先进工艺节点上才关注芯片的良率问题吗？非也，可以说芯片行业对良率的关注度覆盖所有工艺节点，包括特色工艺，因为它是关联企业成本最直接、最重要的因素。

良率提升，是芯片企业获利能力的关键

我们以国内芯片大厂为例，紫光展锐执行副总裁周晨表示："产品良率对紫光展锐的获利能力和产品质量管控至关重要，因此紫光展锐的研发部门和Foundry合作伙伴有非常紧密的合作，对先进工艺中缺陷模型、产品可测试性设计、良率改善和爬坡有相当深厚的技术积累。此外，EDA 在帮助产品提升良率方面有非常大的价值。产品良率提升非常依赖完善的工作流程，从DFT、诊断、失效分析、大数据分析以及物理设计等环节都要依赖EDA工具来完成缺陷模型的建立、学习和改善的工作。"

换言之，当前行业中改善良率主要从两个方向切入：一个方向是芯片设计企业对先进工艺的理解，特别是和Foundry 厂的互动如何更好、更快地调整工艺参数，减小缺陷发生的概率和减低对产品良率的影响；另外一个方向是在设计中采取一些创新性的技术，使芯片的物理设计的可制造性得到大幅度提升，这需要设计、工艺和EDA三方的有效协作才能够达成。

携手西门子EDA， 为紫光展锐在DFM改善奠定良好技术基础

EDA作为芯片产业的基石，在良率提升层面的重要性不言而喻。EDA工具对于良率的把控几乎覆盖芯片设计和制造的整个流程，除了芯片前端设计和静态时序验证等功能外，还涉及到后端验证、可测试性设计、光学临近修正等。西门子EDA提供的良率解决方案涵盖硅前、硅中和后硅三个阶段，可实现"端到端"的良率保障。

具体来讲，在硅前和硅中阶段，西门子EDA的Calibre物理验证平台涵盖了Signoff级验证的Design、Mask以及芯片制造过程中所有验证步骤，在提升良率方面的表现得到了业界广泛的认可。以Calibre SONR为例，这是一款基于特征向量的机器学习平台，通过将Calibre机器学习模型与核心Calibre架构集成，来实现全芯片的热点预测和分析、模式减少，以及覆盖率检查等，可大大提高晶圆厂缺陷检测和诊断的生产力和准确性。其中，由于Calibre SONR工具自带一个机器学习数据库，可以以低内存和运行时间要求高效地处理大型数据集，因此OPC（光学邻近效应检测）受益最多，此前OPC需要海量的数据建模，并需要上万颗CPU作为硬件基础进行计算，而通过人工智能和机器学习，OPC的计算量实现大幅降低。

在后硅阶段，我们看到全球前十大半导体厂商中至少有7家正在采用诊断驱动良率分析技术（DDYA）来提升良率，并大大缩短PFA循环时间。而西门子EDA的Tessent工具平台可帮助客户实现最佳的可测试性设计 (DFT)解决方案，通过Tessent Diagnosis提供的版图感知和标准单元感知技术，以及Tessent YieldInsight提供的无监督机器学习技术相结合，找到最可能的缺陷分布并移除低概率怀疑点，提升分辨率和准确性，从而提高芯片良率并实现更优的功耗、性能和面积（PPA）。值得一提的是，近期西门子EDA还推出了Tessent™ RTL Pro解决方案，进一步扩展了 Tessent 产品组合的设计编辑功能，让客户能够在设计流程早期自动完成测试点、封装器单元和X-bounding 逻辑的分析和插入，从而缩短设计周期，改进设计的可测试性，更好地实现芯片面市"左移"(Shift-left) 工作。

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