技术洞见 | PCIe 6.0入门之什么是 PCIe 6.0

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mp.weixin.qq.com, Jun. 28, 2024 – 

最新一代的PCIe标准带来了许多激动人心的新功能，旨在提高计算密集型工作负载的性能，包括数据中心、AI/ML和HPC应用程序。

自 PCIe 3.0 以来，每一代新标准的数据速率都翻了一番。PCIe 6.0将数据速率提高到每秒64千兆传输 (GT/s)，是 PCIe 5.0的两倍。对于显卡和网卡典型的x16链路，链路带宽达到每秒128GB (GB/s)。与前几代产品一样，PCIe 6.0链路是全双工的，因此它可以同时在两个方向上提供128GB/s的带宽，总带宽容量为256GB/s。

PCIe除了已经广泛扩展到服务器和PC之外，其规模使其对物联网、汽车、医疗和其他领域以数据为中心的应用程序具有吸引力。也就是说，PCIe 6.0的初始部署将针对需要尽可能高带宽的应用程序，这些应用程序可以在数据中心的核心找到：AI/ML、HPC、网络和云图形。

为实现64GT/s，PCIe 6.0引入了新功能和创新：

1. PAM4 信令

PCIe 1.0到5.0使用不归零 (NRZ) 信号，每个时钟提供1位。此外，PCIe 1.0 和 2.0 采用 8b/10b（八位/十位）编码，而3.0到5.0采用 128b/130b编码。相比之下，PCIe 6.0（以及即将推出的7.0）使用脉冲幅度调制4级 (PAM4)，这是一种多级信号调制格式，每个时钟提供2位。

PCIe 6.0 使用PAM4信号（"四级脉冲幅度调制"），每个时钟周期将2位组合为4个幅度级别（00、01、10、11），与 PCIe 5.0及前几代相比，它使用NRZ调制，每个时钟周期1位和两个幅度级别 (0, 1)。

2.前向纠错（FEC）

权衡总是存在的。与NRZ相比，向 PAM4 信号编码的过渡引入了明显更高的误码率 (BER)。这促使采用前向纠错 (FEC) 机制来缓解较高的错误率。PCIe 6.0 FEC 足够轻，对延迟的影响最小。它与强大的 CRC（循环冗余校验）结合使用，可将链路重试概率保持在 5×10^-6 以下。这个新的 FEC 功能旨在将延迟时间缩短到2ns以下。

虽然PAM4信号更容易出错，但由于调制技术的性质，与PCIe 5.0相比，通道损耗不受影响，因此PCB上 PCIe 6.0信号的范围将与PCIe 5.0相同。

3. FLIT 模式

PCIe 6.0引入了FLIT模式，在这种模式下，数据包以固定大小的流量控制单元组织，而不是过去几代PCIe中的可变大小。引入FLIT模式的最初原因是纠错需要使用固定大小的数据包，然而，FLIT模式还简化了控制器级别的数据管理，并带来更高的带宽效率、更低的延迟和更小的控制器占用空间。让我们花一分钟时间来解决带宽效率问题：对于固定大小的数据包，不再需要物理层的数据包成帧，这为每个数据包节省了4个字节。FLIT编码还消除了以前PCIe 规范中的128B/130B编码和DLLP（数据链路层数据包）开销，从而显着提高 TLP（事务层数据包）效率，尤其是对于较小的数据包。

4. PCIe 6.0的其他变化

L0p模式：使用较少的lane以节省电力

新的PIPE规范：用于PHY到控制器接口

有趣的是，PCIe 6.0降低了前几代的x32和x12接口宽度。在PCIe 5.0和更早的规范中，这些宽度从未在市场上实现。

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