技术洞见 | DDR学习时间：DRAM DBI特性

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本期我们将讨论DDR4的DBI数据总线翻转（Data Byte Inversion）特性。

mp.weixin.qq.com, Jan. 17, 2025 – 

导言

DDR4相较于DDR3的一项重要改进是将数据总线IO更新成伪开漏（POD, pseudo open drain）标准，取代了前代的SSTL标准。在伪开漏电路中，总线驱动高电平时并不会产生功耗，只在驱动低电平时产生功能，因此一项通过尽可能在数据总线上驱动高电平的省电特性DBI由此产生。

DDR4 POD IO标准

在POD中，接收器将信号终结（terminated）到VDD的高电平，而不是像前代一样终结到一半的VDD电压。在低电平状态下，SSTL和POD都有电流消耗，如下图中的绿线所示。实际上，POD可能会消耗略高的电流，因为其终结电压是VDD电压，而SSTL的终结电压仅为VDD电压的一半。这在一定程度上被DDR4稍低的电源电压所抵消，DDR4 VDD电压为1.2V，比DDR3的1.5V显著降低。

这两种驱动选项之间的主要区别在驱动高电平时突显出来。当驱动高电平时，SSTL继续以大约等于驱动低电平时的速率消耗电流，电流方向为接收端的 GND到发送端的VDD/2，如下图中的红线所示，而POD在驱动高电平时不消耗功率，因为收发两端的电压都是VDDQ。

因此，降低DDR4系统功耗的方法是最大化驱动高电平的数量。这时，数据总线反转（DBI）功能就派上了用场。

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