技术洞见 | PCIe 5.0时代下的挑战——浅谈PCIe信号完整性仿真

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mp.weixin.qq.com, Jun. 13, 2025 – 

PCIe总线自推出后已经获得了广泛的应用，随着协议的推陈出新，其速率也在不断地提高，PCIe接口的SSD目前已经成为市场的主流。早期SSD产品使用PCIe 3.0接口，最近市面上的SSD产品已经大量使用PCIe 4.0接口，而未来SSD产品将逐步过渡到PCIe 5.0接口，在PCIe 5.0时代下随着信号速率的不断增加，信号完整性设计也面临越来越大的挑战。

信号链路

当数据速率从PCIe 3.0 8GT/s，到PCIe 4.0 16GT/s，再加倍到PCIe 5.0 32GT/s，奈奎斯特频率也会从4GHz、8GHz加倍到16 GHz，从而导致走线的趋肤效应、耦合效应、表面粗糙度效应等越来越明显，使得互联链路的损耗、串扰问题愈加严重，除此之外PCB材料的选择会对插入损耗产生极大的影响。表1通过仿真模拟了在16 GT/s（8 GHz 奈奎斯特）和 32 GT/s（16 GHz 奈奎斯特）数据速率下PCB上1inch走线长度插入损耗的情况。

在协议规范中，规定了链路总的损耗，包括CPU和AIC芯片封装在内端到端的总链路的损耗，对PCIe 4.0和PCIe 5.0的总损耗要求如表2所示。协议中限制了AIC在PCIe 4.0/5.0在奈奎斯特频点的总损耗分布是-8dB和-9.5dB，综合表1可见在 PCIe 5.0系统中需要使用比FR4更好的板材来降低信号走线的损耗，因为电路板走线的损耗只是总信道损耗的一小部分，并且还包括封装PKG、Via、Connector等损耗。

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