28nm以下e-flash技术空白？这国产技术填上了！

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由于传统嵌入式NOR Flash在28nm以下缺乏成熟方案，系统往往依赖外挂存储过渡，导致复杂度增加、性能受限。ATopFlash©通过独创的技术路径，解决了这一全球性瓶颈，为SoC/MCU向更先进制程演进提供了关键的存储支持。

www.eet-china.com, Aug. 20, 2025 – 

"NOR闪存体已达到极限，无法兼容在28纳米(nm)以下的工艺技术。"几年前，包括英飞凌在内的产业巨头对嵌入式NOR Flash技术极限下了如此定论。英飞凌甚至开发了铁电随机存取存储器(FRAM)，试图证明其可作为NOR闪存的替代方案。

然而，一家成立不足5年的国内初创企业––宁波领开半导体技术有限公司(以下简称"领开半导体")，凭借创新的技术架构打破了这一定论，这不仅为NOR Flash技术的迭代"续命"，更为AI时代嵌入式闪存的创新应用开辟了新契机。由深耕半导体行业三十载的资深专家、硅谷技术大咖金波先生创立的领开半导体，其核心技术ATopFlash©正是攻克业内公认的NOR Flash在28nm及以下先进逻辑工艺节点无法实现进一步突破的这一行业难题的关键。该技术的"横空出世"，不仅解决了28nm以下有无的问题，而且单位面积小，极具成本竞争优势。

此前，由于传统嵌入式NOR Flash在28nm以下缺乏成熟方案，系统往往依赖外挂存储过渡，导致复杂度增加、性能受限。ATopFlash©通过独创的技术路径，解决了这一全球性瓶颈，为SoC/MCU向更先进制程演进提供了关键的存储支持。近日，《电子工程专辑》采访了金波先生，请他详细介绍了ATopFlash©的技术渊源、竞争优势，以及如何通过架构创新赋能嵌入式NOR Flash使其成为MCU和SoC系统的核心存储载体。

突破传统浮栅技术"新技术路径"

NOR Flash技术作为一种非易失性存储器，自20世纪80年代诞生以来，凭借其独特的特性(尤其是支持芯片内执行XIP，程序可直接运行而无需先加载到RAM)在诸多领域持续发挥关键作用。这种特性使其特别适用于存储启动代码、操作系统内核、关键程序代码和配置数据等。

但数年前，45nm被业界普遍视为NOR Flash的最后一个技术节点。特别是基于ETOX浮栅技术的传统NOR Flash 45nm以下已经无设计空间，达到物理极限，无法进一步微缩，导致行业技术进展多年停滞。

面对全球行业的困境，金波先生看到了领开半导体的机遇。这份笃定和自信源于他在NOR Flash领域三十年的综合管理、技术开发及生产运营经验。

早在1995年，金波加入美国硅谷跨国半导体公司赛普拉斯(Cypress)。在此工作的18年间，他从技术开发工程师成长为业务部门负责人乃至公司高管，期间不仅发明了65nm以下独立及MCU嵌入式SRAM 6T cell通用架构、NOR Flash以及MCU嵌入式E-Flash主流SONOS NOR Flash 2T cell架构，还曾协助华虹NEC以及宏力半导体两家晶圆厂克服技术与运营挑战，实现业务升级转型。

离开赛普拉斯后，金波曾出任国内上市公司聚辰半导体总裁，开创了EEPROM在手机摄像头模块和蓝牙领域的全球新应用，使公司从国内第四跃升至亚太区第一。

正是凭借坚实的技术功底和丰富的经营管理经验，金波在创立领开半导体不足5年的时间里，便在行业认为NOR Flash难以突破的背景下，通过架构创新研发出ATopFlash©技术。

当然，ATopFlash©技术突破传统浮栅/ETOX技术的物理极限，提供新的技术路径，也有一段"小故事"：在赛普拉斯任职期间，金波推动了将嵌入式NOR Flash(SONOS 2T1b)0.13微米技术授权给华虹NEC，建立了电信卡代工业务，并扶持了大唐微电子、清华同方、华大微电子及南华虹等四家国内芯片设计企业，打破了三星当时95%的市场垄断。三星迅速反应，升级至90纳米工艺，使华虹NEC的成本优势不再。由于华虹NEC厂房设备的局限性，升级工艺不可行，金波随后构思了一种创新架构，使芯片面积缩小一半，再次助力其击败三星。

ATopFlash©技术同样是一种创新架构，是金波先生回归初心后的重要发明，使NOR Flash技术起死回生，可以继续向前迭代。

架构创新击破28nm NOR Flash"天花板"

ATopFlash©技术的落地，离不开领开半导体背后的另一位关键人物。他在攻读博士期间即开始研究电荷陷阱物理机制，拥有超过20年的深厚积累，曾主导国内某存储大厂取得世界最先进232层3D NAND的技术突破。电荷陷阱机制正是ATopFlash©技术的核心。构思完成后，金波立即邀请这位前赛普拉斯同事评估技术可行性。得到"朴实无华、实用性强、易于量产，一看就是老手"的高度评价后，金波信心倍增。在其支持下，领开半导体于2025年5月成功完成了基于ATopFlash©架构的55nm出片技术验证，并力争今年下半年实现新产品流片。

传统NOR Flash采用浮栅(Floating Gate)存储电荷，但在28nm以下节点面临隧穿氧化层势垒失控、单元间串扰、存储密度提升困难等问题。浮栅技术(目前主流方案)因电荷随机分布导致多比特存储困难，单元密度受限，且需复杂图案化工艺和较多光罩层数(主流约30层左右)，成本高昂。即使如台积电，其基于浮栅的28nm NOR Flash芯片颗粒尺寸虽达0.043μm²，但需要增加十几层光罩，性价比极低。

简言之，28nm已成传统浮栅NOR的技术天花板，其根本矛盾在于：缩微化要求更精确的电荷控制，但量子效应却加剧了不稳定性。ATopFlash©技术摒弃了传统浮栅设计，转而采用在3D NAND中量产成熟的电荷陷阱技术，其电荷陷阱层(如氮化硅)具有更强的电荷束缚能力和更优的微缩潜力，从根本上提升了存储单元的可靠性和可扩展性，可将单元面积缩减50%。同时，制造过程中所需的光罩层数减少近30%，仅需22~23层。这意味着单晶圆可产出更多芯片颗粒，大幅降低单位成本，构成核心市场竞争力。

值得一提的是，基于ATopFlash©技术，嵌入式Nor Flash已经推进至40nm逻辑工艺节点。金波介绍， 40nm E-Flash技术(cell size=0.045μm2)已经在产品芯片得到技术验证。

除电荷陷阱机制外，ATopFlash©技术的另一核心创新是 "双存储组对"设计，正如这一技术架构英文全称所表述的那样––Advanced Technology of Paired Flash。通过独特的电路布局和单元结构，实现了多项性能提升与成本优势 。

目前，全球采用电荷陷阱技术的NOR Flash厂商仅有赛普拉斯(Cypress)、普冉和领开半导体。而普冉采用的SONOS 2T1b技术架构来自于赛普拉斯的授权。

金波对比了ATopFlash©技术架构与现有赛普拉斯SONOS 2T1b架构，结果ATopFlash©在诸多方面有很大优势：

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