Cadence 推出合作伙伴生态系统，加速小芯片上市进程

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(美国 Cadence 公司，NASDAQ：CDNS）今日宣布推出从设计规范到封装部件的完整小芯片生态系统，助力客户开发面向物理 AI、数据中心及高性能计算 (HPC) 应用的小芯片，旨在降低工程设计复杂度，缩短产品上市周期。首批与 Cadence 建立合作关系的 IP 合作伙伴包括 Arm、Arteris、eMemory、M31 Technology、Silicon Creations、Trilinear Technologies 以及芯片分析合作伙伴 proteanTecs。为帮助客户降低风险并简化应用流程，Cadence 携手三星电子晶圆代工厂，基于三星晶圆代工厂的 SF5A 工艺，打造 Cadence® 物理 AI 小芯片平台的芯片原型演示方案，其中包含预集成的合作伙伴 IP。

www.laoyaoba.com, Jan. 07, 2026 – 

凭借双方长期以来的紧密合作，Cadence 与 Arm 携手加速推进物理与基础设施 AI 应用领域的创新。Cadence 将整合先进的 Arm® Zena™ Compute Subsystem (CSS) 及其他关键 IP，进一步提升其物理 AI 小芯片平台与小芯片架构。全新 Cadence 解决方案既能满足汽车、机器人及无人机领域对下一代边缘 AI 处理的严苛需求，又可适配数据中心、云计算及 HPC 应用对标准 I/O 与内存小芯片的需求。此次合作不仅简化了工程设计复杂度，更为客户开辟了一条低风险的先进小芯片应用路径，为构建更智能、更安全且更高效的系统铺平道路。

Cadence 计算解决方案事业部副总裁 David Glasco 表示："Cadence 推出全新的小芯片生态系统，标志着小芯片技术发展的一个重要里程碑。随着设计复杂度持续攀升，构建基于多芯片和小芯片的架构已成为提升性能与成本效益的关键。Cadence 的小芯片解决方案能够优化成本，同时提供灵活的定制化服务，实现可配置性。依托公司在 IP 与 SoC 设计领域的深厚积累，并结合强大合作伙伴生态系统中已预先集成并验证的 IP ，Cadence 正加速推进小芯片解决方案的开发进程，帮助客户降低风险，提振部署信心，快速实现其小芯片战略目标。"

Cadence 构建了一套由设计规范驱动的自动化流程，用于生成小芯片框架架构，这些架构集成 Cadence IP 与第三方合作伙伴 IP ，并融合小芯片管理、安全及可靠性特性，所有功能均由先进软件提供支持。生成的 EDA 工具流程可与 Cadence Xcelium™ Logic Simulator 无缝协同仿真，并支持与 Cadence Palladium® Z3 Enterprise Emulation Platform 高效仿真，同时物理设计流程采用实时反馈机制，有助实现高效的布局布线循环。最终形成的小芯片架构符合行业标准，确保在小芯片生态系统中具备广泛的互操作性，与 Arm 小芯片系统架构及未来 OCP 基础小芯片系统架构兼容。Cadence 的 Universal Chiplet Interconnect Express™ (UCIe™) IP 提供行业标准的芯片间互连，其全面的协议 IP 组合支持快速集成 LPDDR6/5X、DDR5-MRDIMM、PCI Express® (PCIe®) 7.0、HBM4 等前沿接口。

作为 Cadence 物理 AI 小芯片平台的组成部分，基准系统小芯片已集成 Cadence 小芯片框架、UCIe 32G 及 LPDDR5X IP，其早期原型已经过全面的硅验证。

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