技术洞察｜高速服务器PCIe Gen5设计挑战

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mp.weixin.qq.com – May. 12, 2026 –

本文转载自信号完整性与电源完整性仿真，转载文章仅供学习和研究使用。

在高速服务器中支持PCIe Gen5对设计人员来说已成为一项挑战。在PCIe Gen4速率下影响不大的寄生效应正在对PCIe Gen5的运行产生不利影响。由于在32Gbps速率下对损耗、阻抗和串扰的敏感度较高，优化信号和接地过孔的布局、反焊盘尺寸、交流电容器的布局以及密集引脚区域的走线布线变得愈发重要。本文对比了几种减少通道阻抗不连续性和近端/远端串扰（NEXT/FEXT）的方法，并对采用最优设计和常规设计的两种通道进行了比较和对比。

引言

随着服务器设计对带宽需求的不断增加，PCI Express（PCIe）已从第四代（Gen4，16Gbps）扩展到第五代（Gen5，32Gbps）。PCIe Gen5的单位间隔（UI）为31.25ps，并且与上一代一样使用85欧姆的通道阻抗。在16GHz时，端到端通道损耗为36dB。为了满足通道损耗要求，需要更好的PCB材料和/或电缆，以及优化的叠层和布局设计实践。

为了满足小UI要求，需要对诸如过孔和连接器等每个组件进行更好的阻抗控制和串扰最小化。

服务器设计挑战

高速服务器为客户提供功能丰富、可配置和可定制的PCIe配置，这使得高速服务器设计通常很复杂。在机架式和刀片式服务器中，PCIe拓扑结构通常在连接根复合体与终端设备的路径中有多个板卡和电缆。服务器PCIe拓扑结构也很复杂，其中许多在其路径中有多个连接器和/或电缆。此外，服务器中的PCIe通道设计需要为CPU封装和AIC损耗预留通道损耗预算。在PCIe Gen4中，CPU封装损耗通常约为5dB，仅为服务器PCIe通道预留15dB的通道损耗预算。在PCIe Gen5中，CPU封装损耗为9dB，仅为服务器PCIe通道分配17.5dB的通道损耗预算。从PCIe Gen4到Gen5，奈奎斯特频率从8GHz翻倍至16GHz，但服务器设计的损耗预算从15dB增加到17.5dB。此服务器预算应涵盖PCB走线损耗、过孔损耗、连接器损耗、电缆损耗和交流电容器损耗。通道损耗要求非常严格，以至于每个通道参数都需要优化以使其损耗最小化。

设计优化

在这项研究中，分析了几个通道参数以优化PCIe Gen5通道。采用了具有8个信号层的20层叠层结构。芯层和半固化片厚度分别为5密耳和6密耳。总板厚为120密耳。除了顶层在引出区域周围有非常短的走线外，所有PCIe Gen5信号都在内层布线，并由两个相邻的接地（GND）层屏蔽。所有通道都保持10密耳的过孔短截线。

A. 不同过孔转换长度的插入损耗

如引言所述，PCIe Gen5通道的损耗预算并未随数据速率翻倍。因此，设计人员应明智地选择布线层，以使整体通道和过孔损耗在损耗预算范围内。对于采用中等损耗材料（Dk - 3.8，Df - 0.015）的20层叠层结构，每个过孔的损耗会因布线层的不同而有0.3dB或更大的差异。从图1可以看出，在16GHz时，Inner1过孔损耗为0.1dB，Inner8过孔损耗约为0.4dB。

B. 过孔反焊盘尺寸

反焊盘是指信号过孔与接地/电源平面之间的区域，这对于确保信号过孔不会与其他非信号层短路是必要的。反焊盘的大小和形状将决定阻抗不连续性。在高速数据速率下，由于各层因平面而具有不同的电容，其阻抗也相应不同，因此不能对所有过孔转换采用相同的反焊盘。表1显示，优化阻抗是反焊盘（Ap）、信号到地距离（Sg）、过孔间距（Vp）和材料特性共同作用的结果。

C. 接地过孔

需要在PCIe信号转换过孔附近放置接地过孔，以获得良好的信号返回路径和串扰屏蔽。在PCIe Gen4中，通常两个对称的接地过孔就足够了。在这项研究中，分析了两个和四个相邻接地过孔结构，以了解它们的串扰屏蔽性能。然而，与两个接地过孔结构相比，四个接地过孔结构（C）具有最佳的串扰性能。

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