CXL连接赋能AI与车载算力提升，SmartDV CXL全栈IP加速芯片设计

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www.163.com – Jun. 04, 2026 –

在高性能计算、AI集群与汽车智能驾驶快速迭代的今天，处理器、内存、存储、加速器与协同（异构）计算单元之间的高速互联、缓存一致与低时延通信，已成为决定系统整体性能、可扩展性与可靠性的核心支柱。Compute Express Link®（CXL®）标准凭借开放、兼容、高性能的特性，致力于打破计算系统中的"内存墙"和"异构墙"，已从数据中心走向AI集群、边缘AI与汽车智能驾驶，成为新一代智能计算的关键互联标准。

作为CXL联盟的活跃成员，SmartDV Technologies凭借其在设计IP、验证IP和高速接口方面拥有的数十年专业知识，可以帮助工程团队了解不断发展的协议并将新规范尽快设计进入AI及智驾芯片中。SmartDV提供全栈CXL设计IP、验证IP及系统级建模方案，全面覆盖CXL 1.x/2.0/3.1协议栈，助力芯片设计厂商快速集成CXL接口。

历经多年演进，CXL已形成完整协议谱系：CXL 1.1/2.0奠定缓存一致性、内存池化基础，支持设备协同与基础安全机制；CXL 3.0/3.1速率提升至64 GT/s，支持256字节Flit、物理层重试、反向无效窥探，全面适配大规模算力集群；CXL 4.0带宽翻倍至128 GT/s，零额外时延，强化内存RAS，向下兼容全版本，支撑超大规模AI与分布式计算。

AI大模型训练与推理对内存带宽、容量、异构共享效率提出极致要求。CXL完美匹配AI计算的核心需求：缓存一致性使CPU与加速器直接共享内存，大幅降低数据复制与传输开销；内存池化突破CPU插槽限制，实现内存动态分配，提升利用率；64 GT/s+速率支撑TB级带宽，适配大模型并行训练。

随着汽车向中央计算+域控制演进，智驾芯片和车载系统呈现多核异构、高算力、大内存特征，CXL正快速渗透智驾芯片和系统市场。CXL支撑CPU/NPU/GPU内存统一管理，优化智驾决策时延；实现内存扩展与资源池化，适配车载大模型与多场景应用；兼容PCIe生态，降低车载平台迁移成本，加速下一代智驾架构落地。

SmartDV深耕高速接口IP数十年，是业内少数同时具备设计IP+验证IP+系统建模+模拟IP能力的供应商。SmartDV CXL控制器IP兼容PCIe Gen5/Gen6，完整支持CXL.io/CXL.cache/CXL.mem三大协议，具备高可配置、低功耗、面积优化等特点，同时适配ASIC与FPGA设计。SmartDV CXL 验证IP覆盖CXL 1.1/2.0/3.0/3.1全版本，兼容PCIe 6.0，支持Flit/非Flit模式，内置协议检查器、计分板、覆盖率模型，速率最高64 GT/s。

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