SmartDV推出PCIe/CXL/UCIe协议转换与桥接IP，力助高性能芯片更加灵活地应对算力需求

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Aug. 18, 2026 –

随着先进制程逼近物理极限，单芯片性能提升、良率控制与研发成本等挑战日益凸显，诸如CoWoS等先进封装以及Chiplet芯粒异构集成已成为全球高算力芯片迭代升级的核心路径之一。然而，随着Chiplet芯粒架构快速普及、多协议异构互联场景持续爆发，新应用为核心计算及存储芯粒组合提出了更高灵活性要求，因此芯片设计对跨协议互通、高速桥接、协议平滑转换的需求呈指数级增长。

然而，由于用于高性能计算的PCIe/CXL/UCIe互联协议本身都极为复杂且还在继续快速演进，给这些协议之间提供互通或者桥接解决方案并非易事。主要原因包括：一是传统分立IP拼接、零散桥接方案适配效率低、时延高、兼容性差，极易成为高端高算力芯片的协议转换性能瓶颈；二是在适配不同供应商的PCIe/CXL/UCIe协议IP桥接解决方案时，多厂商IP集成会带来兼容性、交付和服务质量（QoS）等额外复杂性。

SmartDV是领先的硅知识产权（硅IP）与片上验证解决方案（VIP）供应商，深度参与PCIe、CXL、UCIe等前沿互联标准迭代工作。依托成熟的研发体系与专有工具平台，公司已完成 PCIe 6.0、CXL 4.0和UCIe 3.0完整协议IP，突破传统单一协议IP局限，自研原生跨协议能力，实现PCIe与UCIe协议智能互通，有效解决异构芯粒互联的协议适配难题。

依托数十年在IP设计、验证及高速接口领域的研发积累，SmartDV在开发全品类协议桥接IP上拥有经量产验证的实操经验。针对芯粒互联的碎片化适配难题，SmartDV凭借长期参与国际标准制定的技术积累与自研SmartCompiler IP自动化生成平台，打造了PCIe/CXL/UCIe芯粒互联IP以及跨协议互通和桥接IP解决方案，可结合该公司自有的PCIe/CXL/UCIe协议IP以及第三方的IP，一站式解决协议转换痛点。

SmartDV的PCIe/CXL/UCIe跨协议互通与桥接方案全面兼容这些协议的最新版本，实现跨协议无缝转换、超低时延高速传输、强可靠链路管理与先进封装适配。该方案支持ASIC/FPGA双路径实现与协议平滑迭代，已通过多项流片与多家客户项目落地验证。凭借全栈式、可定制、高落地性的技术能力，助力客户快速完成异构芯粒架构设计，大幅缩短高算力芯片研发周期、降低集成风险与量产成本，并可使芯片设计企业通过协议桥接实现更广泛的产品应用。

在核心性能与架构设计上，SmartDV互联IP及桥接IP具备多通道带宽可扩展、超低传输延迟的核心优势，内置完整的链路自动训练、差错校验重传、缓存一致性管理全套机制，为高速互联的稳定性与可靠性提供支持。同时，产品针对2D/2.5D先进封装架构完成了专属面积、功耗优化，在保障互联互通性能的基础上，实现高度功能可配置，且可实现各协议版本的平滑迭代升级，精准适配不同客户的芯片设计与迭代需求。

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