Perceptia 发布基于三星 14LPU 工艺平台的 pPLL03 设计套件

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Aug. 24, 2026 –

行业领先的低抖动时钟IP供应商Perceptia Devices公司今日宣布，正式推出其 pPLL03 锁相环 IP 在三星代工（Samsung Foundry）14LPU 工艺节点上的设计套件。

pPLL03 是 Perceptia 面向 AI 加速器、微处理器、数模/模数转换器采样时钟以及高速数字子系统等高性能高要求 SoC 应用场景研发的低抖动高性能锁相环 IP。此次设计套件的发布为 SoC 开发人员提供完整的版图、仿真以及时序收敛支持，帮助开发人员将 pPLL03 高效集成至其设计中。

  第三代架构版本的 pPLL03 集成了电源调节电路模块，进一步提升 PLL 在复杂 SoC 工作环境中的性能与可靠性。

pPLL03的关键参数包括：

• 频率输出范围：最高可达4GHz，同时支持整数与分数N分频模式
• 峰值周期抖动：在4GHz输出时小于2.1%周期（约5.2ps）
• 锁定时间：仅约400个参考时钟周期
• 分数分频输出：支持无毛刺快速频率切换，具备6bit分数分辨率，适用于动态频率调节（DVFS）
• 小型化设计：将模拟电路模块所占面积大幅减少，便于同时使用多个片上PLL
  • 在三星 14LPU 工艺下，面积仅为 0.0071 mm²
• 可靠性：在工艺、电压、温度（PVT）极限条件下均可稳定工作

  pPLL03 同时支持整数 N 与分数 N 频率合成，可实现精细的频率生成。其全数字控制接口能够轻松集成至标准数字设计流程及软件驱动的系统配置中。

  “我们开发 pPLL03 的目标，是将业内领先的低抖动性能与灵活的集成能力带到三星 14LPU 工艺平台。”Perceptia Devices 首席技术官 Julian Jenkins 表示，“这进一步扩展了 Perceptia 的工艺平台支持范围，为客户在三星工艺平台上的设计提供更多选择。”

  三星第四代 14 纳米工艺 14LPU 在其行业领先的 14nm FinFET 技术基础上，进一步优化了性能与功耗表现。14LPU 非常适合高性能及计算密集型应用。

pPLL03 设计套件包含：

• Liberty（.lib）时序模型
• Verilog与Verilog-A仿真模型
• 集成设计指南与版图约束说明
• GDSII与LEF版图
• CDL网表
• 完整的性能验证及特性测试数据

该设计套件现已面向符合条件的授权客户开放获取。

如需咨询授权或索取技术简介，请联系 sales@perceptia.com，或访问 Perceptia 官方网站。

关于pPLL03

  pPLL03是一款专为先进工艺节点优化设计的紧凑型低抖动锁相环（PLL）IP核。该款IP输出频率范围可达4GHz，其极佳的低抖动性能与优异的集成灵活性使其完美适配包括高性能计算、人工智能（AI）加速及时序敏感逻辑在内的不同高性能高要求应用场景。pPLL03尤其适用于为多时钟域提供时钟。它帮助设计人员在不牺牲面积或功耗的前提下，构建先进可靠的高性能时序架构。

关于Perceptia Devices

  Perceptia Devices 总部位于澳大利亚悉尼，是行业领先的半导体 IP 和设计服务提供商。Perceptia 专注于精密时序与锁相环（PLL）技术，致力于为无线通信、人工智能（AI/ML）、数据转换、物联网（IoT）以及混合信号 SoC 等多领域客户提供高性能、小面积的 PLL 解决方案。

如需了解更多产品信息或索取产品数据手册,您可以通过以下方式联系我们:
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www.perceptia.com

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