Cadence获台积电A14工艺认证：设计迭代缩减2.5倍

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Sept. 29, 2026 –

当地时间9月23日，EDA巨头Cadence（楷登电子）宣布与台积电进一步扩大战略合作，在先进制程与先进封装领域取得多项关键突破。

其中最引人注目的是，Cadence的数字全流程、签核流程以及定制/模拟设计流程已正式获得台积电A14工艺的工具认证；同时，Cadence还在台积电N3P工艺上展示了行业领先的UALink解决方案，并推出了面向N3P和N2P的全新硅验证IP。

这一系列进展标志着双方正携手为下一代Agentic AI芯片和3D-IC设计构建完整基础设施，覆盖台积电N3、N2、A16及A14等多个先进制程节点。

A14工艺认证：为下一代计算筑牢基础

台积电A14是其第二代纳米片（Nanosheet）晶体管工艺，预计2027年启动风险试产、2028年实现全面量产。与N2相比，A14在同等功耗下可提升最高15%的性能，或在同等性能下降低最高30%的能耗，逻辑密度提升约20%。对于正在争夺AI算力制高点的芯片厂商而言，能否在A14量产前完成设计准备，直接关系到未来两到三年的产品竞争力。

此次获得认证的Cadence数字全流程工具链涵盖从前端综合到后端实现的完整环节，包括Innovus实现系统、用于设计技术协同优化（DTCO）的Cerebrus智能芯片探索器，以及Tempus时序与ECO解决方案、Voltus电源完整性解决方案、Quantus提取解决方案、Pegasus验证系统和Genus综合解决方案等签核工具。在定制与模拟设计方面，Virtuoso Studio新增了符合设计规则的版图自动生成功能，并支持向A16和A14工艺的自动化设计迁移。

根据Cadence官方数据，借助这些经过认证的自动化流程，设计团队在AI、高性能计算（HPC）和移动SoC项目中的迭代次数最多可减少2.5倍，首次流片成功率也显著提升。在先进制程下，一次设计迭代的成本可能高达数百万美元，周期动辄数周，2.5倍的效率提升意味着客户能够以更低成本、更快速度将产品推向市场。

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