牛芯PCIe IP再进阶：从PCIe 5.0迈向PCIe 6.0，释放AI时代超高速互联潜能

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Sept. 29, 2026 –

作为 SoC 芯片内部打通 CPU、GPU、AI 加速器、企业级 SSD 的核心 "数据大动脉"，PCI Express 高速接口 IP 的带宽上限，直接约束着 AI 大模型训练、高性能计算、数据中心的算力释放。随着大模型参数规模爆发式增长，HPC、下一代存储与网络设备对芯片互联带宽提出成倍级提升要求，PCIe 6.0 以 64GT/s 的超高速率，成为算力升级的关键底座。

继完成 PCIe3.0‑5.0 全栈 IP 技术突破并实现客户落地之后，牛芯半导体持续深耕高速 SerDes 物理层核心技术，自主完成 PCIe 6.0 PHY IP 的研发开发，构建起覆盖 PCIe3.0/4.0/5.0/6.0 完整的高速互联 IP 产品矩阵。牛芯 PCIe 6.0 IP 面向国产先进工艺打造，同步布局更先进工艺节点下的 112G/PCIe6 Combo PHY 方案，为国内 AI 算力芯片、数据加速卡、下一代存储控制器、交换芯片提供自主可控的超高速互联选择。

PCIe 6.0 IP：64GT/s 速率跃升，迎战下一代算力带宽挑战

AI 算力集群、超大规模数据中心对带宽的渴求，推动 PCIe 标准迭代至 6.0 版本，单通道速率翻倍至 64GT/s，可极大降低数据传输时延，满足海量数据实时交互需求。牛芯半导体自研 PCIe6 PHY IP，面向复杂背板与板级信道环境，采用全自适应可编程的收发端均衡架构，搭配高性能集成 PLL、高鲁棒性时钟数据恢复 CDR，解决超高速传输下信号衰减、串扰、抖动等难题。

该 PHY 每通道搭载独立 MCU 单元，内置片上眼图监测模块、PRBS 码型发生器与误码检测模块，具备完善的链路诊断能力，极大方便客户完成芯片回片后的调试与性能验证。支持协议包含 PCIe6.0、802.3bj、CPRI、JESD204D，并行数据位宽支持 32/40/64/80/128/160bit，可灵活匹配不同 PCS 层设计需求。

在关键性能指标上，实测X4 通道 PMA 具备优异的性能表现，TX 最大输出摆幅可达 1200mVpp，输出综合信噪比SNDR>39dB；RX支持高达40dB以上插损补偿能力，TX+RX 总时延约 12ns；全场景下可稳定实现 36dB 带 2mV rms 串扰的端到端信道损耗补偿，在高损耗、强串扰的实际系统环境中保障链路稳定工作。

牛芯 PCIe 6.0 IP 瞄准 AI 加速器、高性能交换芯片、下一代企业级 SSD 主控、高速数据采集设备等场景，为国产高端芯片提供高性价比的 64GT/s 物理层解决方案，目前已经向重点客户开放技术评估，加速推进流片导入。

技术延伸：面向超高速时代，布局 112G SerDes 与先进工艺 Combo PHY

算力的持续演进不会止步于 PCIe6 的 64GT/s，面向未来超 800G/1.6T 网络、下一代超高速互联需求，牛芯同步完成国产先进工艺下 112G SerDes IP 开发，单通道速率覆盖 1.25Gbps‑112Gbps；采用 PAM4 调制，全场景下可稳定实现 40dB 带 0.75mV rms 串扰的信道补偿；X4 PHY 面积功耗控制优异，支持LR/MR/VSR/XSR多种信道传输应用场景。

面向更高阶工艺平台，牛芯推出 112G/PCIe6 Combo PHY，兼容 PCIe6.0、802.3bj 等多类高速协议，支持自动协商与链路训练。依托先进工艺实现极致能效比，X4 通道 PHY 绘制面积及功耗大幅优化，实现多协议硬件资源共享，帮助客户控制芯片面积与研发成本，适配下一代旗舰级 SoC 的设计需求。

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