Cadence 拓展ChipStack AI Super Agent，新增面向 RTL 生成与早期 PPA 优化的智能体

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全新AI 智能体依托核心 EDA 技术，可根据规格创建 RTL，并以签核级质量与性能升级 RTL，在与本田的早期试验中已完成验证

Oct. 06, 2026 –

楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布为Cadence^® ChipStack™ AI Super Agent 新增一款智能体，可实现前端数字设计与验证自动化。该智能体可通过自然语言提示，支持以功耗、性能和面积（PPA）驱动的规格到 RTL 生成、RTL 分析与优化。该 RTL 生成式智能体建立在 2026 年 2 月发布的业界首个面向前端设计与验证的智能体工作流之上，将 ChipStack AI Super Agent 从自主验证与调试扩展至高质量 RTL 创建与优化。在早期评估中，与完全依赖基础模型代码生成相比，该 RTL 生成式智能体平均实现了 24% 的面积缩减和 18% 的功耗降低，同时确保 RTL 功能 100% 准确，进一步彰显了其面向 PPA 优化的高性能数字设计与验证智能体工作流的全面性。

“这些最新的智能体 AI 进展让我们从 AI 辅助工具迈向协同式智能体工作流，其角色更像虚拟设计工程师，能够以专家级的能力驾驭底层技术，”Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 表示，“将规格到 RTL 与 RTL 优化的智能体自动化，与我们经过验证的实现与签核引擎相结合，我们的客户能够实现更出色的设计结果，同时提升生产力、增强设计流程各环节的关联性，进一步巩固 Cadence 在 AI 驱动的端到端芯片设计领域的市场地位。”

Cadence 将代理式 AI 应用于工程设计，这种变革性的方法建立在分层解决方案架构之上：超级智能体负责编排任务专用智能体，而任务专用智能体则调用可信赖的，并且针对智能体工作流优化的电子设计自动化（EDA）软件。新的 RTL 生成智能体可将高层级规格转换为面向 PPA 优化、可用于生产的 RTL。

来自本田的客户验证

本田正在先进汽车 SoC 上评估 RTL 生成式智能体，此类 SoC 对安全要求极高，且具有严格的功耗和成本限制，因此需要高度优化的 RTL。

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