技术洞见 - DDR的核心技术

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本文转载自CSDN论坛作者apple_ttt的博客，转载文章仅供学习和研究使用。

mp.weixin.qq.com, Jul. 25, 2025 – 

我们知道DDR区分于之前的SDRAM最大的点，就在于它可以做到"在时钟周期的上升沿和下降沿都能传输数据，这样它的传输速率就比SDRAM快了一倍"。

要做到这点，背后需要的技术突破体现在很多层面：

双边沿触发技术（Double Data Rate）

DDR内存利用时钟信号的上升沿和下降沿，分别触发数据传输。这不同于传统的SDRAM只在时钟信号的上升沿传输数据。通过这一设计，DDR在相同的时钟频率下，能够每个周期传输两倍的数据。

这项技术从诞生到现在也经历了很长时间演变，首先DDR作为最早的双边沿触发内存技术，时钟频率较低，但实现了数据传输速率的翻倍。之后的DDR2、DDR3、DDR4、DDR5，随着内存技术的发展，双边沿触发技术被保留下来并持续改进。这些技术在进一步提升时钟频率的同时，依然使用双边沿触发技术，使得数据传输速率越来越高。例如：DDR3的时钟频率为800 MHz，但由于双边沿触发，其数据传输速率可达到1600 MT/S。DDR5在时钟频率为3200 MHz 时，能够实现6400 MT/s的数据传输速率。

数据选通（Data Strobe, DQS）信号

但是，双边沿触发技术的引入在带来效率提高的同时，也引入了一部分挑战。首先就是信号完整性方面的考虑，在高频传输中，确保时钟和数据的同步非常重要，双边沿触发需要比单边沿更精确的时钟管理机制。DQS（数据选通信号）的引入可以确保在每个时钟周期的上升沿和下降沿准确采样数据。

它的主要作用是帮助内存控制器在读写操作时，正确采样数据，确保数据在高频率下能够稳定传输。DQS信号的工作机制与DDR的读写操作紧密相关。

我们知道DDR之前的SDRAM就是使用clock来同步的，因此理论上，DQ的读写时序完全可以由clock来同步。但是，由于速度提高之后，可用的时序余量越来越小，而引入DQS是为了降低系统设计的难度和可靠性，也就是可以不用考虑DQ和clock之间的直接关系，只用分组考虑DQ和DQS之间的关系，由于DQS和DQ是分组同步的，因此可以将同一组DQ数据线和DQS信号放在电路板上的同一层来走线。这有助于保持信号的时序一致性，减少信号传播中的延迟差异和误差。

DQ和DQS只是组成了源同步时序的传输关系，可以保证数据在接收端被正确的所存，但是IC工作时，内部真正的同步时钟是clock而不是DQS，数据要在IC内部传输存储同样需要和clock（内部时钟比外部时钟慢）去同步，所以就要求所有的DQ信号还是同步的，而且和clock保持一定的关系，所以就要控制DQS和clock之间的延时了。在写入时，以DQS的高/低电平期中部为数据周期分割点，而不是上/下沿，但数据的接收触发仍为DQS的上/下沿。

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