Five highlights of the first open source microprocessor RISC-V summit

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作者：Steve Gu, Dec. 09, 2018 – 近两年越来越火爆的开源CPU架构RISC-V于12月3-6日在硅谷举行全球首届RISC-V Summit峰会，有1000多位芯片设计相关的软件和硬件专业人士参加峰会。电子工程专辑分析师汇编梳理了多方信息，为大家揭示是次峰会的五大亮点。

一、对RISC-V最热心的大企业

存储产品供应商西部数据(WD)一直是RISC-V的积极推动者，该公司CTO Martin Fink在RISC-V峰会的主题演讲中宣布，将WD自己开发的RISC-V内核SweRV开源，任何个人和公司都可以免费使用以设计自己的专用处理器。SweRV是一款采用RV32IMC指令集的32位、9阶流水线RISC-V内核，它采用两路超标量设计，可以同时加载和执行多条指令以缩短程序运行时间，时钟频率为1.8Ghz，将采用28mm CMOS工艺制造。 其测试性能可以达到4.9 CoreMarks/Mhz，将用于WD内部的各种嵌入式应用，比如闪存控制器和SSD等。
WD在峰会上同时宣布两个开源的开发工具，一个是支持RISC-V内核基准测试的SweRV指令集仿真器(ISS)，可以仿真处理器指令的执行，对中断和总线错误等外部事件进行建模以确保RISC-V内核正常运行。另一个是在以太网矩阵上提供cache coherent memory的开放标准架构OmniXtend，可以为各种处理器(比如CPU、GPU、机器学习加速器、FPGA等)存取和共享数据提供开放的标准接口。

除了自己开发和开源RISC-V相关内核及开发工具外，WD还对多家RISC-V初创公司进行了战略投资，包括SiFive、Esperanto和Codasip。该公司去年就做出承诺，其每年消耗的高达10亿颗处理器将分阶段逐步转向RISC-V架构。

二、开源设计"小超人"

SiFive是由提出RISC-V指令集架构的同一班人创办的公司，已经获得来自Intel Capital、华米和成为资本等VC机构的总额超过6000万美元的融资，在这次RISC-V峰会更是出尽风头。除了展示一系列RISC-V内核IP外，SiFive还与多家合作伙伴开发出针对各种应用的模块和系统，从可穿戴设备、嵌入式IoT、边缘AI推断，一直到高性能AI平台。

SiFive首席架构师Krste Asanovic在其主题演讲中揭示了针对高性能计算的RISC-V AI平台，包括带向量扩展的RISC-V内核、HBM2高带宽存储接口，以及56Gb/s SerDes接口。另外，SiFive还演示了采用标准Linux设计，基于英伟达开源NVDLA框架构建的AI图像识别应用，包括在FPGA上运行的NVDLA加速器，通过ChipLink与HiFive Unleashed开发板连接。这一开发板由 Freedom U540驱动，这是第一款支持Linux的RISC-V处理器。这一应用主要针对边缘AI，在性能、功耗和占用面积等方面都有出色表现。
此外，围绕SiFive 处理器内核而构建的DesignShare合作伙伴生态系统已经吸引了17家IP和开发工具提供商，包括FlexLogix、PLDA、Rambus、Think Silicon和UltraSoC，以及国内的芯片设计公司灿芯半导体和成都锐成芯微。SoC设计师可供选择的IP包括模拟和混合信号IP、超低功耗和安全IP，特别适合IoT、边缘计算、网络和存储、AI/ML、可穿戴以及智能嵌入式应用。

三、支持Linux的嵌入式SoC FPGA

Microchip公司旗下的Microsemi在峰会上演示了一种基于RISC-V的PolarFire SoC FPGA架构，结合其低功耗PolarFire FPGA系列与SiFive的1.5GHz U54-MC RISC-V内核（性能与ARM Cortex-A35相当），将实时、确定性的非对称多处理(AMP)能力带到Linux平台。这一平台具有灵活的2 MB L2存储器子系统、单-双错误校正(SEC-DED)等可靠性和安全性功能，以及SmartDebug逻辑分析仪等调试功能。

PolarFire SoC可以与Xilinx的混合Arm/FPGA Zynq SoC媲美，其优势在于更强的定制化RISC-V设计、较低的功耗，以及更好的实时确定性。面向实时嵌入式设计的PolarFire SoC带有完整的SoftConsole IDE，还集成了开源的Antmicro Renode软件开发框架和系统建模平台。

四、 为Andes V5内核营造ACE设计环境

来自台湾的晶心科技是RISC-V基金会创始会员，最近推出了基于RISC-V架构的AndeStar V5处理器内核。晶心CTO苏泓萌博士在峰会上介绍了V5处理器方案的最新进展，提出了一种针对特定域(DSA)加速器的综合解决方案。晶心还发布了Andes Custom Extension (ACE)设计环境和COPILOT工具，可让嵌入式设计师为其V5处理器内核增加定制的指令。ACE可以准备一个描述文件，用来描述指令输入/输出接口、C语言指令语句，以及用来实现RTL逻辑的精简Verilog文件，设计中利用定制优化的指令开发工具(COPILOT)即可快速生成扩展的CPU和软件工具链。

COPILOT是自动生成ACE设计文件的关键，消除了繁琐的RTL设计任务，比如操作码选择、指令解码、操作映射和结果收集等。ACE最强大的功能就是定义高级指令语句，并自动生成RTL。设计师只要掌握Verilog和C语言，即可轻易上手使用ACE，不但可以加快应用开发，而且可以降低设计的功耗和尺寸。

五、 RISC-V高级处理器描述语言

来自捷克的Codasip是一家RISC-V内核IP和高级设计工具开发商，该公司CTO Zdenek Prikryl在峰会上介绍了其最新版本的RISC-V处理器开发和验证工具Studio 8。这一工具可让设计师利用专门的架构描述语言CodAL来编写处理器的高级描述，然后自动合成RTL、测试台、虚拟平台模型和处理器SDK。Studio 8增加了不少新的功能，包括LLVM debugger (LLDB)和OpenOCD支持、LLVM 7.0，以及基于Eclipse Oxygen的Studio/CodeSpace IDE等。

Codasip利用Studio工具开发出了64位的RISC-V处理器Bk7，这是一款专为Linux和实时性能而优化的RISC-V内核，采用带分支预测的7阶流水线设计，可选的MMU支持虚拟寻址。Bk7不但可让SoC设计师很好地平衡性能与功耗，而且可以完全定制化添加扩展指令和接口。

此外，该公司最近获得1000万A轮融资，深圳创新投(SCGC)是投资机构之一。

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