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创意电子芯粒间 (D2D) 整体解决方案开启旗舰级SoC的新时代

采用台积电7纳米工艺和2.5D InFO先进封装技术提供多芯片互连(GLink)D2D硅验证解决方案

guc-asic.com, Nov. 17, 2020 – 

台湾新竹–2020年11月17日–先进ASIC领导者创意电子(GUC)今天发布其成功演示了硅验证的GLink接口,该接口使用台积电 7纳米工艺和InFO_oS先进的封装技术,为人工智能、高性能计算和网络等应用做多芯片集成,实现系统扩展。

采用基於InFO_oS的GLink是因为InFO_oS具有模块化、可扩展和高良率多芯片ASIC的成本效益。而基於CoWoS上的GLink被客户采用,則是用于带有HBM内存的多芯片ASIC。高吞吐量互连GLink的小面积/低功耗特性,使高效的多芯片InFO_oS和高达2500平方毫米的CoWoS解决方案成为可能。

实验证明,每1毫米的边界线,全双工通信量为0.7 Tbps,仅消耗0.25 pJ /bit(每1Tbps的全双工通信量为0.25瓦特),且芯片之间的通信无差错。在所有工艺-电压-温度条件下,测试结果与设计前仿真数据完全一致,早期采用的客户已得到详细的测试报告。

GLink IP的功耗比通过封装基板进行超短距离SerDes通信的替代解决方案低6到10倍。对于每10 Tbps的全双工通信量,它的功耗比其他基于SerDes的接口少15到20瓦特。GLink IP占用的硅面积仅需1/3,它同时支持InFO_oS和CoWoS 芯粒集成平台。

下一代GLink IP支持每1毫米边界线1.3 Tbps的无差错全双工通信量,具有相同的0.25 pJ/bit功耗,已可提供客戶在台积电5纳米工艺上使用。未來的GLink IP使用台积电5纳米和3纳米工艺,支持2.7Tbps/毫米无差错全双工通信量,功耗同样为0.25pJ/bit,將於2021推出。每条边界线有如此低的功耗/面积和高效率的流量,使GLink IP成为人工智能、高性能计算和网络应用的完美选择。

创意电子总裁陳超乾博士表示:「创意电子拥有完整且业界领先的、经过硅验证的HBM2E/3 物理层/控制器IP、GLink IP、CoWoS和InFO_oS专业技术、封装设计、电气和热仿真、DFT和量产生产测试方案,使我们的ASIC客户能够缩短设计周期和快速进入量产。我们的人工智能、高性能计算机和网络客户采用GLink的强劲势头,支持我们致力于构建更广泛的IP产品组合,并深化创意电子专注于先进封装技术革命的设计专业知识。」

创意电子CTO Igor Elkanovich表示:「我们累积了多年HBM物理层和控制器IP的专业技术,重新定义了这款高数据流量密度、低功耗、低延迟、无错误的GLink接口。我们致力于保持相同功率和延迟的同时,每年将GLink流量密度提高一倍。从2021年开始,我们将用GLink-3D方案来补充HBM3和GLink,使用台积电 3D Fabric技术带来更高的数据流量密度、更低的延迟和更低的功耗。」

主要亮点

GLink评估板和InFO_oS工程样片

进一步了解创意电子的GLink IP 与InFO/CoWoS整体解决方案

欲了解更多信息,请直接联系您的创意电子销售代表,或发送电子邮件guc_sales@guc-asic.com

关于创意电子

GLOBAL UNICHIP CORP. (GUC) 是先进的ASIC领导者,使用先进的工艺和封装技术为半导体行业提供领先的IC实现和SoC制造服务。公司总部位于台湾新竹,在中国、欧洲、日本、韩国和北美都享有盛誉。GUC在台湾证券交易所公开交易,代号为3443。更多信息,请访问www.guc-asic.com

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